El envejecimiento de los transistores es un problema poco visible pero determinante en la informática contemporánea. A medida que los nodos tecnológicos se reducen y aumenta la demanda de potencia computacional, ciertos fenómenos físicos que antes podían ignorarse hoy condicionan el diseño de hardware. Entre los fenómenos físicos más nocivos se encuentran los efectos Negative Bias Temperature Instability (NBTI) y Hot Carrier Injection (HCI). Ambos efectos degradan de forma progresiva la tensión umbral (Vth) de los transistores, afectando al rendimiento y pudiendo desencadenar fallos permanentes en estos sistemas.
La Inteligencia Artificial (IA), incluyendo a las redes neuronales convolucionales profundas (CNN), es una aplicación predominante en los sistemas computacionales actuales que ha exigido el desarrollo de procesadores especializados para asegurar la sostenibilidad. Estos procesadores especializados (también conocidos como aceleradores) requieren grandes cantidades de memoria estática (SRAM) on-chip, un tipo de memoria especialmente vulnerable al desgaste del transistor anteriormente citado. La relación entre ambos mundos es directa: más IA implica más memoria y más memoria implica más exposición al envejecimiento.
En este contexto, analizamos cómo las activaciones (neuronas) almacenadas en la memoria SRAM de los aceleradores CNN inducen patrones de estrés desiguales que aceleran el deterioro de los transistores. A partir de esta caracterización, se desarrolla Gated-CNN, una técnica microarquitectónica que combina rotación de direcciones y apagado selectivo de bancos de memoria con el fin de equilibrar el uso de los transistores y reducir el impacto del envejecimiento. Los resultados experimentales muestran reducciones significativas en la degradación del chip, lo que abre la puerta a aceleradores más duraderos y fiables en aplicaciones reales.
El problema del envejecimiento en transistores modernos
Las celdas de memoria SRAM cuentan, entre otros, con dos transistores complementarios de tipo PMOS. Cuando una celda se encuentra estable y almacenando un valor lógico determinado, uno de los dos PMOS (aquel que mantiene un ‘0’ aplicado a su terminal gate) se mantiene bajo una condición de estrés causada por el fenómeno NBTI, mientras que el transistor complementario (aquel que mantiene un ‘1’ en su terminal gate) se encuentra bajo recuperación parcial de este efecto de desgaste. Cuando la celda cambia su valor lógico almacenado, los roles entre estos transistores se invierten. Es decir, aquel que estaba bajo estrés ahora está en recuperación y viceversa. Para cuantificar el desgaste de una celda se emplea comúnmente un parámetro conocido como duty cycle, que expresa cuanto porcentaje de tiempo almacena un ‘0’ o un ‘1’ una celda. Cuanto más desbalanceado o sesgado sea ese duty cycle (es decir, cercano a 0% o a 100%), mayor será el daño en uno de los transistores PMOS.
Por su parte, el efecto HCI afecta a todos los transistores de una celda por igual, ya sean de tipo PMOS o NMOS, cuando el valor lógico almacenado por la celda transita de ‘0’ a ‘1’ y viceversa. Es decir, cuantos más cambios de valor lógico sufra la celda, mayor será el daño causado por HCI.
Nótese que ambos efectos NBTI y HCI mantienen una relación de compensación. Por ejemplo, con el uso prolongado de un dispositivo, mantener NBTI bajo control (duty cycle balanceado en 50%) suele conllevar muchos cambios de valor lógico, aumentando el desgaste por HCI. Por su parte, reducir HCI (pocos cambios de valor lógico) suele conllevar duty cycles sesgados, aumentando el desgaste por NBTI.
El tiempo prolongado bajo estrés por estos efectos provoca una elevación gradual de la tensión Vth, que a su vez ralentiza la conmutación del transistor. Si esta degradación continúa a lo largo del tiempo, el camino crítico del circuito deja de cumplir el tiempo de ciclo necesario, provocando fallos permanentes.
Al contrario que otros transistores empleados en cualquier diseño digital, los transistores empleados en la memoria SRAM son especialmente sensibles a ambos efectos. En los chips de IA actuales, estas memorias almacenan activaciones y pesos de las CNN, siendo las activaciones especialmente críticas debido a su variabilidad y rango de valores. Mientras que los pesos suelen presentar patrones más estables y toleran mejor ciertos fallos, los fallos en las activaciones afectan de forma inmediata a la precisión de la red, por lo que protegerlas ante efectos de desgaste resulta esencial para mantener la fiabilidad del sistema.
¿Por qué las activaciones representan un desafío particular?
Las activaciones de una red CNN presentan una distribución de valores muy distinta a la de los pesos, lo que genera patrones de uso irregulares en las celdas de memoria, que a su vez pueden desencadenar fallos permanentes comprometiendo significativamente la precisión del sistema y su vida útil.
Durante el estudio, observamos que algunas celdas, especialmente aquellas que almacenan los bits más significativos, tienden a contener un ‘0’ durante largos periodos de tiempo, lo que somete a ciertos transistores PMOS a un estrés continuo. De hecho, en varias arquitecturas populares de CNN, como VGG16 o SqueezeNet, la mayoría de activaciones no usan valores negativos, lo que convierte al bit de signo en un foco permanente de degradación. Este desbalance en el duty cycle tiene consecuencias directas en la vida útil del hardware.
Por otro lado, también hemos observado que el tamaño de las capas para una CNN dada es muy variable, lo cual implica que las activaciones empleen repetidamente ciertos bancos de memoria para almacenar determinadas capas frente a otros bancos que se usan con menor frecuencia, lo cual dispara el número de transiciones acumuladas en algunas celdas, afectando a la vida útil del dispositivo.
En redes profundas, donde se emplean millones de activaciones, este problema se agrava, generando patrones de envejecimiento radicalmente distintos dentro de una misma memoria. Esta irregularidad motivó el desarrollo de una técnica capaz de redistribuir los accesos a memoria para que la degradación se reparta de forma más homogénea entre las celdas.
Caracterización de envejecimiento en aceleradores CNN
El primer paso del estudio consistió en medir cómo se comportan las celdas durante la ejecución de distintas CNN reales. Para ello se analizaron arquitecturas representativas como AlexNet, ZFNet, VGG16, SqueezeNet, MobileNet y DenseNet, todas ampliamente utilizadas en tareas de clasificación de imágenes.
Se registró el uso de cada celda, calculando los duty cycles y el número de transiciones, permitiendo observar tendencias comunes y particularidades en cada modelo. Este análisis reveló que la mayoría de redes inducen duty cycles sesgados en algunas celdas, así como la acumulación de una gran cantidad de transiciones en otras celdas, acelerando la degradación en transistores específicos.
Concretamente, los resultados mostraron que algunas celdas sufren duty cycles muy desbalanceados, especialmente en bits que almacenan la parte entera y el signo de las activaciones. Esta situación implica que uno de los transistores PMOS de la celda se mantiene en fase de estrés durante prácticamente toda la ejecución, sin tiempo para recuperarse. Por su parte, otras celdas cambiaron su valor lógico varios millones de veces, implicando un alto estrés en todos los transistores de la celda.
Estas observaciones fueron determinantes para diseñar un mecanismo que garantizara una distribución uniforme del uso y que permitiera reducir la diferencia de degradación entre diferentes zonas de la memoria, un objetivo clave para mantener la fiabilidad del acelerador a largo plazo.
La propuesta Gated-CNN: principios fundamentales
Gated-CNN nace con el objetivo de equilibrar tanto el duty cycle como las transiciones de valor que experimenta cada celda, reduciendo así el impacto de NBTI y HCI, respectivamente. La técnica combina dos estrategias: la rotación de direcciones, que permite que las capas de una red se almacenen en diferentes bancos de memoria en cada ejecución, y el power-gating o apagado selectivo, que corta el suministro de tensión a aquellos bancos inactivos para reducir el estrés a todos los transistores de las celdas simultáneamente. Este enfoque evita que ciertos bancos carguen siempre con las mismas capas, logrando un reparto de estrés más uniforme.
El diseño incorpora un conjunto de módulos adicionales con una lógica sencilla que se integran en el flujo del acelerador sin interferir en el rendimiento y consumo energético del mismo. Estos módulos identifican, a través de un mapa de bits, qué bancos de memoria deben estar activos en cada ciclo de ejecución, permitiendo actualizar su estado de activación según la capacidad de almacenamiento requerida por la siguiente capa de la red a ejecutar. De este modo, mientras un conjunto de bancos está en uso, otros pueden permanecer apagados. Estos ciclos de apagado permiten que los transistores entren en una fase de recuperación parcial, disminuyendo el efecto acumulativo causado por NBTI. Al mismo tiempo, los ciclos de apagado evitan transiciones de valor en los bancos, reduciendo el efecto HCI. Todo el proceso se realiza de forma transparente para el usuario final.
Resultados experimentales y beneficios obtenidos
Los experimentos realizados muestran reducciones significativas tanto en los duty cycles como en las transiciones, así como en la degradación de la tensión umbral (dVth). Estas reducciones implican que los transistores pasen menos tiempo bajo estrés, lo que reduce su deterioro acumulado. Además, el uso equilibrado de los bancos provoca una distribución más homogénea del envejecimiento.
Fig. 3 con su caption original: dVth normalizada para cada transistor con respecto a la dVth máxima tras una vida útil de 3 años.
En términos de dVth, la técnica Gated-CNN reduce el desgaste medio en un 46% en comparación con un diseño convencional tras un periodo de utilización de 3 años. Esta mejora tiene implicaciones prácticas muy relevantes: prolonga la vida útil del acelerador, disminuye el riesgo de fallos críticos y garantiza un rendimiento más estable y duradero a largo plazo. El diseño consigue estos beneficios sin introducir cambios en la arquitectura de las redes y sin requerir hardware costoso o modificaciones complejas en el diseño del acelerador.
Implicaciones para el diseño futuro de aceleradores
El estudio demuestra que la gestión inteligente del uso de memoria es una herramienta poderosa para mitigar fenómenos físicos que comprometen la fiabilidad del hardware. A medida que la IA siga demandando más capacidad de cómputo y memoria, los aceleradores tendrán que operar en nodos aún más pequeños y sensibles al envejecimiento. Evitar que ciertas celdas soporten de manera repetida las cargas más intensas será un requisito fundamental para mantener la durabilidad de estos sistemas.
El enfoque adoptado en Gated-CNN abre la puerta a nuevas estrategias basadas en la redistribución del trabajo computacional. En lugar de depender solo de materiales o técnicas de fabricación más resistentes, la arquitectura puede colaborar activamente en la extensión del tiempo de vida útil. Este tipo de soluciones híbridas permitirá construir aceleradores más fiables sin comprometer rendimiento ni eficiencia energética, un equilibrio cada vez más importante en un mundo dominado por aplicaciones de IA.
Referencias
Landeros Muñoz, N., Valero, A., Gran Tejero, R., & Zoni, D. (2022). Gated-CNN: Combating NBTI and HCI aging effects in on-chip activation memories of Convolutional Neural Network accelerators. Journal of Systems Architecture, 128, 102553. doi: https://doi.org/10.1016/j.sysarc.2022.102553
